마스터타임라인 MTL (MasterTimeLine)

마스터타임라인(Master Timeline)
검사 시스템의 모든 신호를 하나의 시간축으로 묶는 구조

핵심 요약

• 마스터타임라인은 엔코더·카메라·조명·센서·모션을 하나의 절대 시간축으로 정렬하는 구조입니다.
• 신호는 연결되어 있어도, 시간이 다르면 데이터는 이미 어긋난 상태입니다.
• 검사의 신뢰성은 성능이 아니라 시간 구조에서 결정됩니다.

 

구조 한눈에 보기

[Encoder] ─┐
[Start]   ─┼─> (FPGA 기반 Master Timeline) ──> Camera / Light / Motion / PLC
[Sensor]  ─┘

* 모든 신호가 동일한 시간 기준에서 동시에 정의됨 (Zero Delay)
  

---

 

1. 마스터타임라인이란 무엇인가

마스터타임라인(Master Timeline)은 검사 공정에 개입하는 모든 장치 (엔코더, 카메라, 조명, 센서, 모션, 로봇)를 하나의 정밀한 시간축으로 정렬하여 데이터의 신뢰성을 구조적으로 보장하는 개념입니다.

• 엔코더 위치 기준으로 카메라 촬영 시점 결정
• 동일한 시점에 조명 ON/OFF
• 동일한 타이밍에 모션·센서·PLC 신호 동기화

핵심 정의: 마스터타임라인은 “동시에 연결”이 아니라 동일한 시간에 발생하도록 만드는 구조입니다.

 

2. 기존 검사 시스템의 근본적 문제

대부분의 검사 시스템은 다음과 같은 방식으로 구성됩니다.

• 엔코더 → PC 수집
• 카메라 → PC 트리거
• 조명 → 별도 컨트롤러
• 센서 / PLC → 개별 타이밍

표면적으로는 모두 연결되어 있지만, 실제로는 각각 다른 시간에서 수집된 데이터입니다.

문제의 본질: PC 기반 구조에서는 Windows OS 스케줄링 지연(Jitter)이 시간축을 붕괴시킵니다.

 

3. 마스터타임라인의 핵심 동작 원리

3.1 Windows OS 지연 차단

• FPGA가 엔코더·트리거·조명을 직접 제어
• OS 개입 없이 하드웨어 레벨에서 시간 결정
• 스케줄링 지연(Jitter) 완전 차단

3.2 어떤 장비든 동일 타임라인으로 통합

• 2D 카메라, 3D 프로파일러, 조명, 모션 동기화
• 장비 종류와 무관하게 하나의 시간 기준 적용

3.3 FPGA 기반 절대 제어

• 특정 위치·영역·조건에서만 트리거 발생
• 필요한 데이터만 정확하게 획득

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4. 시스템 관점에서의 의미

• 검사 결과의 재현성 확보
• 시운전과 양산 결과의 일관성 유지
• AI 검사 입력 데이터의 신뢰성 향상

중요한 사실: 마스터타임라인이 없는 검사는, 같은 조건처럼 보여도 항상 다른 결과를 만듭니다.

 

5. 기술적 결론 – 왜 구조가 중요한가

① 트리거·IO·조명은 하나의 컨트롤러에서 제어되어야 한다

• 분산 제어는 필연적으로 시간 오차를 만듭니다.
• 트리거 분배기, IO, 조명이 각각 다른 장비에 있으면 시간 기준은 이미 분리됩니다.
• 하나의 FPGA 컨트롤러에서 제어될 때만 동일한 시간축이 유지됩니다.

② PC 제어가 아닌 FPGA 제어 구조여야 한다

• PC는 제어용이 아니라 연산·표시용 장치입니다.
• Windows OS는 실시간 제어를 보장하지 않습니다.
• 검사의 시간 기준은 반드시 FPGA 하드웨어에서 결정되어야 합니다.

마무리 메시지: 마스터타임라인은 ‘기능’이 아니라 검사 시스템이 신뢰성을 가질 수 있는 최소 조건입니다.

 

 

마스터타임라인을 잘 활용한 구조

 

 

다음 글에서는,
마스터타임라인이 적용되지 않았을 때 실제 현장에서 발생하는 문제
— 시운전과 양산의 결과가 달라지는 이유,
— AI가 불안정해지는 구조적 원인을 구체적인 사례로 설명합니다.

 

 

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